복잡한 RTL 설계를 시각화하고, 코드 생성부터 분석·프로젝트 관리까지 한 환경에서 지원합니다. FPGA와 ASIC 팀의 생산성을 올리고 예측 가능한 설계 프로세스를 만듭니다.
Create · Analyze · Manage
그래픽 설계부터 코드 품질, 프로젝트 관리까지 단일 IDE에서 전체 RTL 흐름을 완성합니다.
인터페이스 스프레드시트와 State-machine 편집기로 대규모 IP를 그래픽에서 빠르게 만듭니다.
무결성·Connectivity·HDL 품질을 평가하고 설계를 시각화해 재사용 코드까지 빠르게 검증합니다.
설계 데이터·버전 관리와 주요 EDA 도구 인터페이스로 프로젝트 전반을 안전하게 연결합니다.
텍스트 코딩을 넘어 상태 머신과 인터페이스 설계로 대규모 IP를 만듭니다.
스프레드시트 인터페이스와 State-machine 편집기로 IP를 그리고, 검증 가능한 HDL을 생성합니다.
팀 코딩 표준을 DesignChecker 정책 파일로 고정하고 배포합니다.
구문 오류 및 타이밍 결함 사전 차단
계층 간 신호 연결 무결성 점검
위반 항목을 설계 뷰에서 바로 확인하고 수정합니다.
시각화 기반 RTL IDE입니다. FPGA·ASIC 설계의 코드 생성, 품질 분석, 프로젝트 관리를 한 환경에서 지원해 반복 가능하고 예측 가능한 설계 프로세스를 만듭니다.
Create는 스프레드시트·State-machine 그래픽 설계와 HDL 생성, Analyze는 무결성·Connectivity·코드 품질 검증, Manage는 설계 데이터·버전 관리와 다른 EDA 도구 인터페이스입니다.
텍스트 입력을 대체하는 것이 아니라 시각화·설계 입력 수준을 올립니다. 재사용 코드 품질 분석과 IP 관리까지 같은 흐름에서 진행할 수 있습니다.
서비스 요청서를 작성해 주시면 제품 견적, 교육 등 자세한 정보를 안내해 드립니다.
기술/영업 문의 02-2069-0099 · ㈜이디앤씨