반도체 설계 초기 단계부터 양산 공정까지 모든 검증 단계를 커버하는 통합 제품군입니다.
모든 공정 노드에서 파운드리 제조 규칙 준수 여부를 검사하는 표준 솔루션
도면과 회로도의 완벽한 일치성 검증 및 초정밀 기생 성분(R/C) 추출
ESD, 래치업(Latch-up) 등 전기적·물리적 취약점을 사전 검사하여 조기 파손 방지
수율 분석, 패터닝 인쇄성 평가, 성능 최적화로 양산 수율 극대화
업계 주요 커스텀 설계 툴 및 P&R 시스템과의 원활한 인디자인 통합
칩렛, 인터포저, 다이 적층 구조의 초기 플로어플랜부터 최종 검증까지 지원
전 세계 메이저 파운드리가 25년 이상 선택한 골든 사인오프 DRC의 표준
파운드리 룰 덱을 그대로 받아, 풀칩 레이아웃을 계층 엔진으로 빠르게 닫습니다.
회로와 레이아웃을 대조하고, 오류는 같은 화면에서 고칩니다.
정밀 파라미터 추출이 필요한 고주파 회로부터 초대규모 디지털 IC까지 규모의 제약 없이 검증합니다.
계층 분할과 논리 주입(Logic Injection)으로 전통 LVS 대비 실행 시간을 크게 줄입니다.
배선 쇼트 결함을 우선순위에 따라 추적해 원인을 빠르게 격리합니다.
불일치 오류의 근본 원인을 직관적인 텍스트 형태로 제안합니다.
레이아웃과 스키매틱을 연동해 오류 지점을 실시간으로 동시에 표시합니다.
전체 LVS를 처음부터 다시 돌리지 않고도 오류를 수정하고 확인할 수 있습니다.
칩 설계 도면이 파운드리의 물리적 미세 가공 규칙에 부합하는지 사전 검증함으로써, 웨이퍼 생산 시 결함과 재작업 비용을 방지합니다.
거의 모든 파운드리 공정 노드에 인증된 검증 신뢰도와 압도적인 런타임으로 Time-to-Market을 앞당길 수 있습니다.
다중 패터닝, 전압 종속 이격 규칙, 스마트 더미 메탈 충진 등 최선단 공정의 룰을 지원하며 Shift-Left로 설계 초기부터 결함을 해결합니다.
프로젝트 요구사항에 맞는 제품 구성과 도입 검토를 도와드립니다.
제품 상담과 기술 문의를 통해 자세한 내용을 확인하세요.