코드 작성 직후의 정적 검증(Questa Lint)부터 대규모 회귀 테스트를 가속하는 고성능 동적 시뮬레이션(Questa Sim), 그리고 차세대 AI 기반 Questa One 플랫폼까지 단일 흐름으로 지원합니다.
동적 시뮬레이션과 정적 린트를 하나의 RTL 검증 흐름으로 연결합니다.
복잡한 FPGA 및 대규모 SoC 설계를 위한 업계 표준 시뮬레이터
· qrun(1-Step Flow) 지원으로 복잡한 명령어 설정 없이 간소화된 시뮬레이션 실행
· Verilog, VHDL, SystemVerilog, SystemC, UVM 혼합 언어(Mixed-Language) 완벽 지원
· SVA 및 PSL 기반 Assertion 검증 기본 내장
테스트벤치나 시뮬레이션 실행 없이 RTL 결함을 즉시 찾아내는 정적 검증 엔진
· 코딩과 동시에 실시간으로 잠재적 버그를 사전 감지하여 후반 디버깅 시간 대폭 단축
· 조합회로 루프, 리셋 신호 오용, 미연결 핀 등 하드웨어 구조적 오류 원천 차단
· ISO 26262, DO-254, STARC 등 글로벌 산업 안전 표준 체크셋 사전 제공
이디앤씨 자체 벤치마크 결과(Zynq UltraScale+ MPSoC 기준)입니다. Vivado Xsim 대비 Questa Base / Core 성능을 한눈에 비교합니다.
시뮬레이션 소요 시간
Vivado Xsim 1시간 4분 46초 → Questa Core 1분 56초
메모리 사용량 (RAM)
2,553 MB → 565 MB. Zynq UltraScale+ MPSoC 기준
파형 덤프 파일 크기
16.0 GB → 129 MB. 협업·스토리지 부담을 줄입니다
Vivado Xsim 기준 1.0x · Questa Base 10.3배 / 4.3배 RAM · Questa Core 33.5배 / 4.5배 RAM · 파형 덤프는 Base·Core 모두 129 MB(127배 감소).
파형·소스·구조를 한 화면에서 연결하는 Advanced Debugger로 디버깅 시간을 줄입니다.
신호 간 물리적 팬인/팬아웃 경로를 분석하고, 미확인 신호(X-State)가 발생한 근본 원인을 클록 사이클 단위로 자동 역추적합니다.
신호에 영향을 주는 구동체(Driver)와 수신체(Receiver)를 파형 및 소스 코드와 연동해 신호 충돌 및 덮어쓰기 오류를 구조적으로 분석합니다.
RTL 내 유한 상태 머신(FSM)을 자동 추출해 상태 전이도를 그래픽으로 표시하고, 시간에 따른 상태 변화와 전이 조건을 직관적으로 디버깅합니다.
설계 전체에서 특정 신호 값이나 전이 조건을 정규식(RegEx)으로 고속 검색하고, 시간축 기준 그리드 형태로 정렬하여 비정상 패턴을 즉각 식별합니다.
프로젝트 규모와 방법론에 맞춰 ModelSim DE부터 Questa One Sim까지 선택합니다. Questa Core 열은 대규모 FPGA/SoC에 가장 많이 권장되는 구성입니다.
Questa Sim / Lint에서 쌓은 검증 자산을 Questa One 플랫폼으로 확장합니다.
NVIDIA NIM 및 Nemotron 추론 모델을 결합해 엔지니어 작업 부하를 줄입니다.
시뮬레이션, 포멀, 에뮬레이션 전반의 커버리지 데이터를 단일 허브로 일원화하여 중복 테스트를 제거합니다.
ISO 26262 ASIL D 규격에 대응하는 고장 주입과 안전성 사전 사인오프를 지원합니다.
ModelSim 마이그레이션부터 Questa Core / One Sim 라이선스 견적, 맞춤형 툴 교육까지 이디앤씨 공인 엔지니어가 직접 지원합니다.
기술/영업 문의 02-2069-0099 · ㈜이디앤씨