OVERVIEW
Catapult는 C++/SystemC로 기술한 설계를 바탕으로 합성 가능한 RTL을 생성하는 고수준 합성(HLS) 솔루션입니다. 더 높은 추상화 수준에서 기능을 설계하고, 다양한 구현 구조를 탐색할 수 있도록 지원합니다.
합성과 함께 고수준 검증(HLV)을 활용하면 RTL 생성 이전부터 설계 문제를 확인하고, 생성된 RTL과 원본 모델의 기능을 검증하는 흐름을 구성할 수 있습니다.
설계 제약과 합성 지시를 조정하며 다양한 구현 구조와 자원 구성을 비교합니다.
C++/SystemC 단계에서 설계 문제를 확인하여 이후 RTL 디버깅 부담을 줄입니다.
전력·성능·면적 목표를 고려하여 구현 대안을 탐색하고 RTL을 최적화합니다.
C++ / SystemC 설계
Catapult HLS
RTL 생성
RTL 검증 및 후속 구현
설계 전반에 고수준 검증(HLV)을 적용하여 소스 분석, 커버리지 확인, 모델과 RTL 간 검증을 지원합니다.
HIGH-LEVEL SYNTHESIS
C++/SystemC 기반 설계부터 저전력 최적화와 물리적 특성을 고려한 합성까지 지원합니다.
고수준 설계에서 RTL 생성까지
C++/SystemC로 기술한 기능을 ASIC·FPGA 구현을 위한 RTL로 변환합니다. 합성 제약을 조정하여 목표 성능과 자원 활용에 맞는 구현 구조를 탐색합니다.
설계 초기부터 전력 목표 관리
아키텍처 탐색 단계에서 전력을 추정하고, 저전력 ASIC RTL을 위한 최적화를 지원합니다. PowerPro 기술을 활용하여 전력을 설계 의사결정에 반영합니다.
후속 구현을 고려한 합성
타깃 기술과 후속 합성의 특성을 고려하여 면적과 성능을 최적화합니다. 물리적 구현 특성을 HLS 단계의 설계 판단에 반영하도록 지원합니다.
HIGH-LEVEL VERIFICATION
설계 검사, 커버리지 분석, 포멀 검증을 통해 고수준 모델과 RTL의 검증 흐름을 연결합니다.
합성 이전에 설계 문제 확인
정적·포멀 분석을 활용하여 초기화되지 않은 메모리 읽기, 배열 범위 초과 등 C++/SystemC 설계의 잠재적인 문제를 조기에 찾아냅니다.
테스트 범위를 체계적으로 분석
HLS 특성을 고려한 코드 커버리지와 기능 커버리지를 제공합니다. 테스트가 확인한 영역과 추가 검증이 필요한 영역을 파악하도록 지원합니다.
고수준 모델과 RTL의 기능 동등성 검증
언어와 추상화 수준, 타이밍 차이를 고려하여 C++/SystemC 모델과 RTL 구현 사이의 기능 동등성을 검증합니다.
속성과 도달 가능성 기반 검증
Formal Assert를 통한 속성 검증과 Formal CoverCheck를 통한 도달 가능성 분석으로, 고수준 설계의 기능 검증과 커버리지 완결을 지원합니다.
KEY FEATURES & BENEFITS
C++/SystemC 기반 고수준 설계
ASIC·FPGA 타깃을 위한 RTL 생성
다양한 아키텍처의 구현 대안 탐색
전력·성능·면적을 고려한 최적화
소스 단계의 오류 분석과 커버리지 확인
고수준 모델과 RTL의 기능 동등성 검증
프로젝트 요구사항에 맞는 제품 구성과 도입 검토를 도와드립니다.
제품 상담과 기술 문의를 통해 자세한 내용을 확인하세요.
