Verilog-HDL Basic and Simulation Training

Verilog-HDL Basic 교육은 하드웨어 기술 언어인 Verilog의 기초 문법과 설계 방법을 익히고, Questa 시뮬레이터를 통해 설계된 기능을 검증하는 입문 과정입니다.

📅 세부 교육 일정 (2일 과정)

일정	구분	주요 학습 내용	세부 실습 항목
1일차	오전	Verilog 입문	• Introduction to Verilog
	오후	모델링 기초	• Hierarchical Modeling, Basic Concepts, Module and Port
2일차	오전	데이터 흐름 모델링	• Data Flow Modeling
	오후	심화 모델링 및 시뮬레이션	• Behavioral modeling, Task/Functions, FSM 설계 • Questa를 이용한 GUI/Command 시뮬레이션

공통사항

연계 교육

• 연계 교육: Questa Advanced HDL Simulation 교육

교육 안내

• 교육 효과를 높이기 위해 선착순 20명으로 인원을 제한합니다.
• 교육 접수는 온라인 신청으로만 접수합니다.
• 교육신청서는 교육 시작일 1주일 전까지 접수되어야 합니다.
• 한 회사에서 두 분 이상 참석 시, 각자 개별 등록해 주셔야 합니다.
• 주차 지원이 되지 않으므로 대중교통 이용을 권장합니다.
• 자세한 문의는 당사로 전화 문의 바랍니다.

등록비 안내

1만원(교재+식비) × 교육일수 (부가세 별도)

• 등록비는 모든 고객 유료입니다.
• 본 페이지 하단의 교육 신청서 작성 후 결제해 주시기 바랍니다.
• 교육 시작일 기준 7일 전까지 세금계산서 발행 또는 결제가 완료되어야 합니다.
• 교육 시작일 기준 3일 전까지 접수된 취소 건에 한해서만 등록비 환불이 가능합니다.
• 이후 취소 건에 대해서는 등록비 환불이 불가합니다.

교육비 안내

구분	교육비
제품 구매 고객	무료
유지보수 계약 고객	무료 (유지보수 기간 이내, 2인까지)