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DesignCraft
DesignCraft는 SoC 디자인을 위한 차세대 논리 합성 툴로써 area, timing 그리고
power minimize 측면에서 기존의 다른 툴보다 나은 성능을 가지고 있습니다. 또한 logic
synthesis뿐 아니라, data-path, test, low power를 위한 synthesis기능도
제공을 하고 있습니다. DesignCraft의 design flow는 다음과 같습니다.
 Features
 Innovative synthesis
technologies
자체 CREST(Critical Region Extraction Synthesis Technology)
방식으로 디자인의 사이즈나 수행 시간 등의 요구에 최적의 결과를 보여줍니다.
Comprehensive synthesis
and timing capabilities
모든 종류의 디자인에 적용할 수 있는 다음의 강력한 기능들을 보유하고 있습니다.
- Full-blown & incremental synthesis
- In-placement optimization
- Top-down & bottom-up flows
- Hierarchy manipulations and naming rule controls
Unified timing engine
TimeCraft에서 사용하고 있는 자체 timing engine을 Incentia의 모든 product에
적용하여 synthesis나 timing sign-off시 정확한 분석을 할 수 있습니다.
Advanced data-path synthesis
techniques
자체의 ART (Arithmetic Reduction & Transformation) 와 SPR
(Sequential Pipeline & Retime) 기술로 최적의 data-path 결과를 내줍니다
IPC (Incentia Parameterized
Components)
논리/수학 연산자 (+,-,*,/,% …)등을 다양한 architecture로 구현해 사용할 수
있게 하고 있습니다.
Compatible methodology
for easy adoption
아래의 표준화된 flow와 format을 지원하고 있습니다.
- Verilog, VHDL, EDIF, .lib, SDC, SDF, DSPF, SPEF, Stamp
modeling Language
Test synthesis option
DFT를 위한 rule checking/fixing과 scan synthesis를 지원하고 있습니다.
Low power synthesis
option
Clock gating이나 sentinel data-path등의 architecture transformation을
통해 Low power synthesis를 가능하게 해 줍니다.
Easy to use Tcl-based
Shell and GUI
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