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DesignCraft Pro
DesignCraft Pro는 0.18um이하의 공정에서 적용하고 있는 physical synthesis
tool로써 RTL이나 gate-level netlist를 받아서 placed gate를 생성하는
역할을 합니다. DesignCraft Pro의 flow는 다음과 같습니다.
 Features
 Patented synthesis and
layout algorithms
특허 등록된 알고리즘으로 logic과 physical optimization을 동시에 수행해서 timing
closure를 가능하게 해 줍니다.
Unified timing engine
TimeCraft에서 사용하고 있는 자체 timing engine을 Incentia의 모든 product에
적용하여 synthesis나 timing sign-off시 정확한 분석을 할 수 있습니다.
Direct RTL to placed
gates
DesignCraft의 synthesis 기능을 상당 부분 공유하고 있으며, placement된
결과에서 RC 값을 추출해 timing analysis를 하고 있습니다.
Rich layout planning
Features
- Floor-planning, PG planning/routing
- Macro placement and protection
- Complex IO constraints
- Fence and blockage handling
- Interface to third-party floor-planner and routing tools
Rich physical synthesis
capabilities
- Timing, area, design rules, placement, routability에
대한 optimization을 동시에 수행합니다.
- Timing & congestion driven placement 기능을 가지고 있습니다.
- ECO, post-route optimization, leakage power optimization
기능을 가지고 있습니다.
Compatible methodology
for easy adoption
아래의 표준화된 flow와 format을 지원하고 있습니다.
- Verilog, VHDL, EDIF, .lib, SDC, SDF, DSPF, SPEF, Stamp
modeling Language
Test synthesis option
DFT를 위한 rule checking/fixing과 scan synthesis를 지원하고 있습니다.
Low power synthesis
option
Clock gating이나 sentinel data-path등의 architecture transformation을
통해 Low power synthesis를 가능하게 해 줍니다.
Easy to use Tcl-based
Shell and GUI
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