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 개요
최근 deep sub-micron circuitry에서의 signal integrity및
timing 문제, Logic synthesis후 gate level에서의 timing, testability등
이 점점 더 커다란 관심사로 부각 됨에 따라 디자이너에게 이러한 문제를 유발 할 수 있는 회로 구조(circuit
structure)에 대한 보다 빠른 이해에 도움을 줄 수 있는 tool을 필요로 하고 있습니다. 이에
독일 concept Engineering 사는 Spicevision이라는 툴을 이용, interactive한
schematic diagram없이 이해나 디버깅이 매우 어려운 복잡한 Spice circuit description이나
model로부터 디자이너에게 명확하면서 읽기 쉬운 Transistor level의 schematic을 제공,
Spice netlist level에서 일하는 엔지니어들에게 디자인 및 디버깅 시간을 크게 줄여주고 있습니다.
Spicevision은 Spice netlist을 받아 들일 수 있는 유일한 tool로서 직관적인 디자인
탐색,schematic view및 디자인 documentation을 제공하고 있으며 또한 Gatevision이라는
tool을 이용, 로직 synthesis, 검증, test automation및 physical 디자인
tool들에 쉽게 접목 할 수 있는 easy-to -read schematics을 만들어 주고 있음.
 Products
종류
 Spicevision
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사용 고객
Timing, power and signal integrity 팀
Layout / LVS 팀
Digital, mixed-signal and analog design 팀
Transistor-level verification 팀
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 1.
특징
- Spice based design 및 characterization flow에 쉽게 접목 가능
- SPICE2, SPICE3, HSPICE, PSPICE, CLD등 대부분의 범용 SPICE 언어 지원
- TR, 콘덴서, 저항 등 SPICE element를 위한 built-in symbol definition
을 이용하고 있으며 외부 심볼 라이브러리로부터 symbol shape definition을 받을 수도 있음
- Parasitic, critical path의 visualization
- Multiple design view상에서 선택된 objective를 하이라이트 시켜 주기 위한 object
cross-probing
- schematic의 복잡성을 줄여주고 회로의 이해를 쉽게 하기위한 Capacitor merging,
capacitor hiding및 bulk connection hiding
- hierarchical 디자인 상에서 특정 부위를 "Expanded" view로 visualize하는데
매우 융통성 있는 방법을 제공, 낮은 레벨의 sub-circuit structure를 직접 들여 다 볼
수 있는 User-controlled sub-circuit expansion
- 보다 사용하기 쉬운 GUI에서 모든 가능한 operation및 결과에 빠르게 접근할 수 있도록 한 Context-sensitive
menus
- 산뜻한 schematic diagram을 위한 보다 쉬운 setup을 위한 User-defined attribute및
workspace setting
- 특정 objective의 easy location및 visualization을 위한 Search-and-show
capability
- 사용자에게 Spicevision을 쉽게 customize하기위한 tcl-based UserWare
application interface(API)
- 사용자는 사용자 고유의 Electrical Rule Checker(ERC)를 만들 수 있으며 UserWave를
거쳐 정의된 analysis task에 기초해서 사용자 고유의 report file을 만들 수 있음
2.효과
- Timing, Power및 Signal integrity 문제 해결에 크게 도움을줌
- Spice netlist level에서 일하는 엔지니어들에게 디자인 및 디버깅 시간을 크게 줄여 줄수
있음.
Gatevision
| 사용
고객
Test및 emulation 팀
Service및 support팀
Synthesis및 verification팀
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1.
특징
- 빠른 Speed 결과를 얻기 위한 on-the-fly schematic creation
- 사용자가 지정한 reference point로 부터 자동으로 logic cone을 추출하고 circuit에서
꼭 필요한 부분을 보여주기 위한 Logic cone extraction
- 특정 objective의 빠른 지정을 통한 디버깅 시간 절감을 위한 Serach-and-show capability
- 디자인 hierarchy를 통한 손쉬운 탐색 및 compact한 hierarchy overview를
위한 Design hierarchy browser
- Schematic, logic cone, HDL view를 포함한 모든 디자인 뷰상에서 지정된 objective를
하이라이트 시키고 위한 Object cross probing
- Verilog netlist가 다른 EDA 툴과 함께 사용될 수 있도록 하기 위한 Logic cone
netlist export
- 사용자 디자인 내의 지정된 object 또는 object group에 빠른 접근을 위한 Easy-to-use
GUI
- 어떠한 디자인 Flow에도 쉽게 plug하기 위한 Verilog 및 EDIF netlist interface
2.효과
- gate-level debug 비용 크게 절감
- performance and capacity 향상
- UserWare API 를 통한 EDA 툴과의 customization (PrimeTime)
- debug 및 design 시간 절감 -> gate-level debug 비용 크게 절감
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