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Introduction to Chipvision

Overview

2000년대에 들어서 시스템 온 칩 디자인이 주류를 이루면서 더 이상 간과할 수 없게 된 부분이 power 소모량에 대한 분석입니다. 전통적으로 power 분석은 Back-End가 완료되고 난 다음에 간단하게 결과만 분석하고 지나갈 수 있는 부분이었으나, 최근의 어떤 통계치를 보면 디자인의 power 소모량이 기준치를 넘어서서 디자인을 re-spin해야 하는 것 때문에 전체적인 프로젝트 기간이 연장되는 사례가 많다는 보고가 있었습니다. 특히 디스플레이를 포함하고 있는 application일 경우 power 소모량은 시장성의 관점에서 볼 때 매우 중요한 부분이 아닐 수 없습니다.
이러한 power에 대한 분석은 궁극적으로 low-power design을 구현하는 쪽으로 발전해 나가고 있는데 이 흐름 또한 Design Methodology가 발전해온 과정과 같은 추세를 보이고 있습니다. 즉, post-layout상에서의 power 결과 분석에서 pre-layout netlist에의 power 분석, 더 나아가 RTL상에서의 분석으로 까지 발전을 하였습니다.
그러나 이 모든 방법이 전반적인 power 소모량을 줄이는데 그리 효과적이지 않은데 이는 power에 가장 큰 영향을 미치는 부분은 algorithm이며, RTL단계는 이미 algorithm이 setting되고 architecture를 구현하는 과정이라서 RTL을 수정해서 power 소모량을 줄이기가 쉽지 않다는 것입니다. 결국은 algorithm을 선택하는 과정에서 미리 power 분석을 하고 low-power에 가장 좋은 algorithm을 선택하는 것이 가장 효과적인 방법이라 할 수 있겠습니다.
Algorithm을 설계하는 데는 여러 종류의 tool들이 사용되고 있으나 그 중에서 가장 널리 사용되고 있는 것이 C/C++입니다. 최근에는 보다 hardware friendly 한 SystemC로 발전하고 있는 과정입니다. Chipvision사에서는 이런 C/C++ 혹은 SystemC로 설계된 디자인에 대한 power 분석을 가능하게 해서 Algorithm 단계에서부터 power를 고려 할 수 있게 해주는 tool을 제공하고 있습니다.

Products

bullet

ORINOCO-DALE

bullet ORINOCO-RIO
bullet ORINOCO-BEACH
정확한 power estimation은 위해서는 target library의 정보가 어떤 식으로든 사용되어져야 하는데, 이 library 정보를 Chipvision사의 자체 형태로 만들어 주는 것인 ORINCO-RIO와 ORINCO-BEACH입니다. ORINOCO-RIO는 일반적인 functional unit cells들에 대한 library 생성을 담당하고, ORINOCO-BEACH는 memory 등의 IP cell들에 대한 library 생성을 도와주는 tool입니다. 그리고 실제로 power estimation을 담당하는 것이 ORINOCO-DALE이며 그 flow는 다음과 같습니다.



일반적으로 power라고 하면 cell들이 자체적으로 소모하는 internal power와 동작에 소모되는 switching power 그리고 leakage power로 나뉘어 지며 그 estimation 방식에 따라 static 과 dynamic으로 나뉘어 집니다.
Static 방식은 switching power를 계산 함에 있어서 activity factor를 유추해 사용하며, dynamic 방식은 실제 디자인 의 검증에서 사용되는 test vector를 그대로 사용해 switching power를 계산하게 됩니다.
ORINOCO-DALE은 실제 test vector를 가지고 simulation을 통해서 발생되는 switching 들을 sampling하는 방식을 사용하고 있습니다. 또한 Behavioral synthesis와 유사한 자체 synthesis engine을 통해 C source를 RIO와 BEACH 에서 생성한 library에 포함된 cell들로 mapping 시킨 후 power를 계산하게 됩니다. 이런 architecture level로의 transfer를 위해서 scheduling, binding, allocation등의 기법을 사용하게 되며 또한 power소모의 관점에서 best floor-plan과 worst floor-plan을 동시에 수행하며 그에 따른 power 소모 결과를 report 하게 됩니다.



Power estimation의 결과로 어느 부분이 power의 소모량이 가장 많은 부분인지, 어느 부분이 architecture에 따라서 power의 소모량을 많이 줄일 수 있는 부분인지 등을 분석할 수 있게 해 줍니다. 즉 algorithm에 대한 advise 기능 뿐 아니라 architecture의 선택에도 도움을 줄 수 있습니다.



그리고 또 다른 효과적인 기능으로 memory mapping에 대한 분석 및 optimization 기능이 있는데 이는 memory access 형태에 따라서 사용자가 optimization을 시킬 수 있게 해 줍니다.



위에서 언급한 기능들 이외에서 data encoding, resource sharing, bit width setting등의 feature들을 가지고 있으며, 이런 모든 기능들은 low power를 구현하기 위한 최적의 algorithm과 architecture를 선택할 수 있게 하여 주며, implementation 단계에서의 power 소모량으로 인한 비 효율적인 iteration을 줄여 줌으로써 전체 디자인 완성 시간을 현저히 단축 시킬 수 있게 하여 줍니다.
마지막으로 이런 C-level에서의 power estimation에서의 가장 중요한 부분이라 할 수 있는 것이 정확도와 아직 정립되어 있지 않은 C-level과 Architecture-level (RTL, Gate-level)간의 automation flow의 부재로 인한 design flow 부분인데, 우선 정확도는 단순히 block들간의 상대적인 power trend 뿐 만이 아니라 실제 layout 후와 비교 하였을 때에도 오차 범위가 30% 내외를 유지 할 만큼 절대치 또한 그 정확성을 가지고 있습니다.
그리고 design flow의 문제는 일반적으로는 RTL designer는 C-code를 분석해서 나름대로의 architecture를 구성하고 coding을 하게 되는데, ORINOCO-DALE은 RTL designer에서 DALE이 분석하고 floor-plan에 사용한 architecture에 대한 정보를 제공하여 주고 있으며 나아가서 향후에 SystemC flow가 정립되면 SystemC compiler를 통해 constraint를 인가하는 방식으로 이 부분이 자연스럽게 해결이 될 것 입니다. 이는 결국 보다 나은 정확도를 확보할 수 있다는 의미입니다.