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Active-HDL 회사소개 개요 특징 및 효과
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회사소개

    Aldec사는 1984년 설립된 이래로 FPGA용 디자인 Simulation 툴을 공급해온 회사로 1993년에 Schematic 디자인 툴인 Active-CAD를 출시한 이래로 1998년에 VHDL 시뮬레이터인 Active-VHDL을 선보여 HDL(Hardware Description Language)디자인 시뮬레이션을 지원하게 되었습니다.
    1999년에 VHDL 뿐 아니라 Verilog-HDL 과 EDIF netlist, Mixed Language에 대한 시뮬레이션을 지원하게 됨으로써 FPGA용 디자인의 시뮬레이션의 선두 주자로 발돋움하게 되었습니다.
    또한 BDE(Block Diagram Editor), FSM(Finite State Machine)등의 Design Entry부분과 모든 FPGA, CPLD들의 library와 interface를 제공함으로써 보다 강력한 Design Verification 환경을 구축하게 되었습니다.

     

Active-HDL 개요

    Active-HDL은 HDL 시뮬레이터로, Optimized Direct Compile Architecture를 사용 함으로서 최고의 성능 (가장 빠른 컴파일 시간과 시뮬레이션 시간)과 우수한 기능(디버깅 환경)을 갖는 고성능의 HDL 시뮬레이터 입니다.
    그리고 Active-HDL은 하나의 디자인 안에 VHDL, Verilog, EDIF(net list), 또는 Mixed-HDL(VHDL and Verilog and EDIF)을 Single Kernel에서 시뮬레이션을 할 수 있습니다. 또한 강력한 GUI환경을 제공 함으로서 초보자부터 숙련자 까지 함께 사용 할 수 있습니다.