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Active-HDL 회사소개 개요 특징 및 효과
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HDL 설계와 ASIC과 FPGA를 위한 설계 S/W의 선두를 달리고 있는 기업인 Aldec사의 FPGA 설계용 Simulator인 Active-HDL6.3 version이 새로 release 되었습니다.
아래의 그림을 클릭하여 평가판을 download받으시기 바랍니다.

이 평가판은 다음과 같은 제한이 있습니다.

  • Printing is disabled
  • The maximum simulation time is 10 us
  • The maximum simulation time is limited to 10us
  • The maximum size of a source file being compiled is 5 kB (does not apply to EDIF, which can be compiled w/o restrictions)
  • The size of a project measured by memory allocation is limited to 5MB for VHDL / Verilog designs and 2MB designs with EDIF
  • Evaluation is valid for 20 days from the first installation

    • 위와 같은 제한 없이 사용하시기를 원하시면 아래 링크된 주소를 클릭 하여 Full License를 신청하여 주시기 바랍니다. Full License를 신청하시면 12시간 내에 E-mail을 통해서 Full function license를 보내드리겠습니다.

    Full Evaluation License 신청

    정식 버전을 사용 하고자 하는 분은 sysong@ednc.com(or 02-780-9001)으로 연락 주십시요.