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EDA Solution

HDL Designer

제품개요

FPGA 및 ASIC/ASSP을 설계에 있어, 기존의 Design 즉 IP의 재사용율이 80%를 넘고 있으며 동시에 개발기간 단축으로 인해 설계 시간이 매우 짧아지고 있습니다. 이에 따른 문제들(IP Re-use, 짧은 설계 시간, 프로젝트 팀원간의 원활한 협업, Design Data Management 등)에 대한 해결 방법을 제시합니다.

주요특징

  • 그래픽 및 텍스트 기반의 모든 설계방식 지원
    • Block Diagrams
    • State Transition Diagrams
    • Flow Charts
    • Truth Tables
    • Waveform Diagrams
    • Algorithmic State Machines
    • Text Editor
    • Design Data Version Management 지원
    • CVS, RCS, ClioSoft 등
  • Design Flow Management 지원
    • Simulation, Synthesis, FPGA 툴 등을 HDS 내에서 실행가능

주요기능

HDL Designer flow

  • 수분 만에 수천 파일에 대해 자동으로 RTL 통합 분석
    • Syntax error 및 file issues에 대하여 빠르게 식별 가능
  • 자동으로 HDL Design Checking(Linting) 제공
    • Design 설계 시 RTL 품질을 표준화
    • Design 재사용시 비용 절감
    • RTL Synthesis Error 감소
    • 필요로 하는 Rule 추가 가능
    • 자동으로 결과물 도출

    Rule Check Examples

  • IP의 분석 및 문서화
    • RTL code를 BDE, FSM, Flow Chart, IBD 등으로 자동 변환
    • IP 분석을 직관적으로 함으로써 쉽고 빠르게 이해 가능
    • Documentation으로 활용 가능

    Visualization

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장점

Visualization

  • 다양한 Design Entry Tool을 사용함으로써 디자인 설계 시간 단축.
  • 프로젝트 진행 시 팀원 간의 협업(디자인 공유) 및 Tool Flow 일원화로 Integration에서 발생할 수 있는 문제를 사전에 방지.
  • Design Data Version management 및 여러 Tool에서 생성되는 Data를 손쉽게 관리.
  • Design Quality를 측정하여 재사용 결정 및 재사용시간 단축.
  • 문서작업시간 단축

관련자료링크

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